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怎样靠写代码计齐截个百亿晶体管芯片?

发布时间: 2022-05-27 01:57:30  来源:火狐平台开户 

  芯片策画是个由幼到大的进程:几个晶体管先构成逻辑门,几个逻辑门构成寄存器和组合电道,良多寄存器和组合电道构成运算电道、限度电道、存储电道,良多这些电道构成通讯、估计希望等等模块,这些模块最终构成一个无缺的芯片。

  几十年前,芯片里完全的模块和电道乃至晶体管都是用手画出来的。但现正在一个手机芯片的算力比阿波罗登月的悉数算力还高。这证实芯片功效越来越庞大、晶体管数目越来越多,假设再用手画这几十亿上百亿个晶体管,几辈子也画不完。

  是以,现正在芯片工程师策画芯片的举措,即是写代码。而把代码自愿转化成电道和芯片的用具,即是EDA软件。

  那么EDA实情是什么?它为什么是芯片家当至合紧张的重心症结?假设你念晓畅这些题目标谜底,就请持续看下去。我把完全学问点总结成了思想导图,获取的体例正在文末。

  EDA的全称,是电子策画自愿化(Electronic Design Automation),它是一种工业软件,现正在完全芯片公司都正在用各样EDA软件辅帮达成芯片策画。

  更紧张的是,EDA有着格表明明的杠杆效应。EDA自身的墟市界限没多大,只要100多亿美元,但它却直接撬动了赶上4400亿美元的环球半导体家当。

  咱们都说光刻机是悉数芯片家当的环节症结,但原来EDA软件是不为人所知的、紧张性却不输光刻机的环节周围。

  那么EDA实情是什么呢?为明确解这个题目,就要先从芯片策画的重要流程看起。

  苹果、高通、英特尔如此的公司,正在策画芯片的岁月都根据格皮毛同的流程。芯片策画能够分成前端和后端:前端职掌芯片的逻辑电道策画,网罗编造架构界说、RTL编码、逻辑归纳,正在这个进程中会实行多次的仿真验证,最终取得门级的网表;后端重要职掌芯片的物理策画,网罗结构筹备、时钟树归纳、布线、参数提取等等程序,最终会取得一个芯片电道的物理疆土,供应给晶圆厂缔造。

  没听过这些名词也不要紧,单纯来说,前端说的是这个芯片是什么、它有哪些部门,后端说的是这个芯片的各个部门长什么样。

  咱们拿盖屋子打个比喻,前端策画即是做出屋子的策绘图,比方有几个房间,每个房间是餐厅仍是睡房。然后端策画即是按策画丹青出这个屋子的施工图纸,网罗筑造施工的岁月有哪些程序,用钢构造仍是砖混,如何做防水,如何拉网线走水电等等。如此筑造队、也即是晶圆代工场,就能够拿施工图纸去把芯片造出来了。

  EDA用具最大的好处,即是能极大缩短芯片策画的韶华,进步策画结果。手动画电道图又慢又容易失足,但用估计希望机也许几分钟就达成了,还能够马虎改马虎生存。要晓畅,韶华即是金钱。或许越早让芯片做出来卖,就能越早霸占墟市先机。

  正在前端和后端的每个程序里,都须要用到各样各样的EDA用具。咱们拿环球最大的EDA公司Synopsys新思科技举例,看看芯片策画的流程里终于须要多少EDA用具。

  比方咱们要做一个格表格表单纯的加法电道a+b=c。那么咱们就先用Verilog或者VHDL这些硬件专用措辞,把这个加法电道描摹出来。为了验证这个加法的功效是不是无误,咱们须要用“EDA仿真软件”,比方新思的VCS和VC formal,让a=1,b=1,看c是不是等于2。假设咱们输入1+1但结果等于3,那就须要利用 “调试软件”,比方Verdi,互联网产品运营经理来确认题目出正在什么地方。咱们还要用到“静态和动态解析软件”SpyGlass,来诊断和解析电道是否有潜正在题目。

  假设代码没题目,就能够编译了,这正在芯片策画里叫“归纳Synthesis”,归纳的结果即是天生一堆相互衔接的门电道,也叫做网表。这就须要利用特意的归纳用具Design Compiler。

  归纳天生的网表再用IC Compiler做结构布线、用PrimeTime做时序解析、用PrimePower做功耗优化,用IC Validator做物理验证,用StarRC做寄生参数提取等等等等,最一天生一个吻合策画央浼、也吻合晶圆厂代工央浼的GDSII文献,这个东西就被拿去实行流片临盆。

  上面先容的这些软件只是悉数EDA用具库里的寥寥可数。界限大一点的芯片公司原来都邑遵循自身的产物和技。